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                             Mapping Standard Cells

               Alliance CAD System 4.0.6, scmap 4.0.9 [1999/11/09]
               Copyright (c) 1990-2001,             ASIM/LIP6/UPMC
               E-mail support:       alliance-support@asim.lip6.fr

================================  Environment  ================================
MBK_WORK_LIB        = .
MBK_CATA_LIB        = .:/work/vhdl/lib;
MBK_TARGET_LIB      = /work/vhdl/lib
MBK_IN_LO           = vst
MBK_OUT_LO          = vst
=======================  Files, Options and Parameters  =======================
VHDL file           = logico.vbe
output file         = logic.vst
Parameter file      = default.lax
Mode                = Mapping standard cell
Optimization mode   = 50% area - 50% delay optimization
Optimization level  = 2
===============================================================================

Compiling 'logico' ...
Running Standard Cell Mapping
Mapping SC : Error
--> There is no cell in directory '/work/vhdl/lib'
