* Verification du routage, EXTRACT et COMPARAISON DES NETLISTS (LVS):

! Les techno de Drc et de Extract sont en competition, il faudra donc charger la techno dont on a besoin a chaque fois

* Verification du routage

	Dans la vue Layout:
	-> Tools -> LayoutSynthetis
	-> Verify -> Drc -> Hierarchical -> Ok
	
	Il est possible qu'il faille charger la techno:
	Dans la fenetre principale Cadence
	-> Technologie File->Compile Technologie
	-> Technologie File=~cadal/TECHNO/alliance_drc.tf
	-> Load (! Important)
	-> Ok


* Creation de la vue Extracted:

	Dans la vue Layout

	-> Tools -> LayoutSynthetis
	-> Verify -> Extract

	Pour un extraction au niveau cellule
	Extract Method
	-> Macro Cell -> ok

	Pour un extraction au niveau transistor
	-> Set Switches
	LPE_CADAL pour faire une vraie extraction des capas d'interconnection
	LPE_LYNX pour faire un extraction type alliance.

	On peut ensuite faire une Netlist au format spice:
	Ouvrir la vue extracted
	Selectionner 
	-> Simulate -> Other
	-> Simulate -> Reinitilize
	-> Simulate -> Netlist/Simulate
	Choisir Spice ...
	Il cree la netlist dans le repertoire de travail choisit au moment
	de l'initilisation de l'outil.

!!!!! Il semble que cette fonction ne marche pas pour l'instant sur le nouveau
!!!!! Cadence

* Creation des Netlists Niveau porte et comparaison:

	-> Verify -> Lvs
	-> Browse schematic
	-> Browse extracted

	-> Run
	-> Show Info

	-> Apply

Pour cette operation, toutes les cellules utilisees doivent avoir une vue Lvs.
Pour cela, il suffit d'utiliser la creation automatique. Alliance -> "Symbolic->Lvs"
De plus, il faut avoir integre dans le schematic la cellule LIBTOPNETS.
Elle est contitue de fils non connectes comme Proprietes les differents noms des alimentations et des clocks.
